募集要項
- 募集背景
- 事業拡大による増員
- 仕事内容
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【プライム上場G】大手メーカーでのプロジェクト／一連の設計フローに携われます！【職務概要】
同社の顧客先にて、デジタル回路設計を担当していただきます。
■製品：CMOSイメージセンサーにおけるLogicBEおよびクロックブロック
■範囲：RTL設計～検証
■ツール：
・物理インプリ実装ツール：Design Compiler、Formality、PrimeTime
・HDLシミュレータ：IUS・チェッカー
・検証ツール：Spyglass Checker、SpyglassCDC、JasperGold、Verdi
・設計言語：Verilog-HDL
・関連スキル領域：半導体回路、ロジック回路、IC回路設計に関する知識、C言語／Python等のスクリプティング言語
【職務詳細】
・LogicBE、クロックブロックのRTL設計・論理仕様策定
・design compilerを用いた論理合成
・SDC（物理インプリ制約）を作成し、タイミング制約を定義
・primetimeによるタイミング解析 ・formalityを用いた論理等価性検証
・Spyglass Checker、SpyglassCDCによる構文チェック
・非同期検証（CDC検証） ・JasperGoldによるフォーマル検証
・Verdiによる波形デバッグ
・インプリ部門との仕様調整・課題対応窓口
【業務内容変更の範囲】
同社業務全般
- 応募資格
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- 必須
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【必須】
・物理インプリ実装ツール（Design Compiler、Formality、PrimeTime）に関する知見をお持ちの方
・クロック・リセット制御回路およびDFT設計に関する知見をお持ちの方
・半導体のデジタル回路設計スキルをお持ちの方
・Verilog-HDLによる設計・検証スキルをお持ちの方
【尚可】
・CMOSイメージセンサーに関する基礎知識をお持ちの方
- 歓迎
- ※活かせる経験については上記「応募資格」欄に併記しております
- フィットする人物像
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・他チームと連携しながら設計・商品化を主体的に遂行できる方
・他チームメンバーと柔軟にコミュニケーションを取れる方
- 雇用形態
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雇用形態：正社員
契約期間：無期
試用期間：有(３ヶ月)
- 勤務地
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神奈川県厚木市のプロジェクト先
※配属先により異なる
最寄り駅：小田急線「本厚木」駅
※配属先により異なる
勤務地変更の範囲：取引先(案件先)の勤務地により異なる
- 勤務時間
- 9時30分～18時00分 ※配属先により異なる
- 年収・給与
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年収:400万～700万程度
月給制：月額260000円
給与:■経験、スキル、年齢を考慮の上、同社規定により決定
賞与:年2回
昇給:年1回
- 待遇・福利厚生
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資格取得助成金制度、慶弔見舞金制度、総合福祉団体定期保険支給制度、従業員持株会制度、提携保養所、退職金制度（確定給付型企業年金・確定拠出型企業年金）、技術手当、住宅手当（規定あり）
喫煙情報：配属先により異なる
- 休日休暇
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【年間休日125日 ※配属先により異なる場合があります。】完全週休2日制(土・日・祝)、年次有給休暇（半休制度有）、GW、夏期休暇、年末年始休暇、
産前産後休暇、育児休暇、介護休暇、子の看護休暇、結婚休暇、子女結婚休暇、忌引き休暇、公務休暇
- 選考プロセス
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書類選考⇒WEB適性検査⇒面接⇒内定 ※ポジションによる
※状況により変更になる場合あり
