募集要項
- 募集背景
- 増員
- 仕事内容
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日本を代表する半導体メーカー★2024年12月に東証プライム上場を果たしました！フラッシュメモリー製品市場は生成AIやデータ容量増加等により成長が見込まれており、会社の変革期に当事者として立ち会える…コントローラLSI（SoC）のレイアウト設計において、設計品質や開発効率の向上に向けたレビュー・改善提案を担当いただきます。
具体的には以下の成果物に対する内容確認および改善提案を行います。
・フロアプラン／母体設計
・DFT（Logic Scan、Memory BIST）の設計・検証
・レイアウト設計（論理合成、CTS、配置配線）
・物理検証（Physical Verification）
単なる設計実行ではなく、設計品質向上や開発課題の解決に向けて関係部門と連携しながら改善を推進いただきます。
将来的には、レイアウト開発における技術課題の整理や改善方針の策定、関係部門・社外パートナーとの連携を通じて、開発全体を推進するリーダーとしての役割も期待しています。
【採用背景】
ストレージデバイスでは高機能化・高性能化が進んでいます。これに対応するため、LSI開発では大規模化・高速化・低消費電力化が求められ、設計技術も年々高度になってきています。
私たちは、超高速I/Fやセキュリティ機能を搭載した次世代ストレージデバイスの開発を進めており、大規模・高機能設計に興味のある技術者を募集しています。
業界のトレンドに敏感で、新技術への関心がある方には、学びと挑戦のできる環境が用意されていますので、より良い製品を一緒に作りませんか？
【組織のミッション】
●部のミッション：NANDフラッシュメモリを制御するコントローラLSIのHW設計、ASIC開発、システム評価、出荷テスト開発と幅広い業務を担当しています。
●グループのミッション：コントローラLSIのレイアウト、出荷テスト、量産、を通じて競争力のある品質の高い製品を作り上げ、競合他社に先駆けて市場に投入し、当社の売り上げ向上に貢献していくことが使命です。
【使用ツール】
レイアウト業務として物理合成～GDS作成までの工程があります
・ 母体設計
・ 量産テスト回路（Logic Scan、Memory BIST）の実装・検証
・ 物理合成
・ CTS（Clock Tree Synthesis）
・ Route （配線）
・ 電源設計
・ PV （…
- 応募資格
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- 必須
- ■レイアウト設計（物理合成～GDS）の基礎知識をお持ちの方
- 歓迎
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□チップフロアプラン検討・作成経験をお持ちの方
□タイミングを考慮した物理合成経験をお持ちの方
□配置配線実施しレイアウトデータ作成経験をお持ちの方
- フィットする人物像
- 応募資格をご覧下さい
- 雇用形態
- 正社員
- 勤務地
- 神奈川県横浜市栄区横浜テクノロジーキャンパス
- 勤務時間
- 08:30～17:15
- 年収・給与
- 550万円～1260万円
- 休日休暇
- 完全週休二日（土日） 祝日、ＧＷ、夏季、年末年始、有給、育児休暇、介護休暇・赴任休暇等
