募集要項
- 募集背景
- 増員
- 仕事内容
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■世界有数の技術力を持ち今後の絶大な成長が見込まれる会社です！■ ■上場来過去最高益を達成■ ■オープンで働きやすい職場■【パソナキャリア経由での入社実績あり】自社のAIプロセッサや画像処理プロセッサのハードウエアIPのRTL設計と、それらを統合するSoCのアーキテクチャ設計を担当していただきます。仕様の検討からマイクロアーキテクチャ設計、論理設計、検証までがスコープです。
■筆頭株主がヤマハ発動機
【具体的な業務内容】
■ハードウエアIPのRTL設計
AI・画像処理プロセッサ用のIPを、Verilog／SystemVerilogで論理レベルから設計します。高性能と低消費電力を両立させる最適化まで担当します。
■SoCアーキテクチャ設計
CPUコア、メモリ、インターコネクト、各種インターフェースと自社IPを統合し、チップ全体の構成を設計します。
■仕様策定・マイクロアーキテクチャ検討
求められる処理性能から、必要な演算器構成・データパス・メモリ帯域を見積もり、実現方式を決めます。
■PPA最適化とタイミングクロージャ
論理合成の結果を確認しながら、面積・電力・動作周波数のトレードオフを詰め、タイミングを収束させます。
■検証・チーム連携
FPGA／エミュレータを用いた検証を行い、ソフトウエア開発チームや外部パートナー企業と仕様を擦り合わせながら開発を進めます。
【募集背景】
半導体製品開発の引き合い増加に伴い、ASIC開発のフロントエンドを担うエンジニアを増員します。エッジAI領域で自社SoC・IPの案件が増えており、複数の開発を並行して回せる体制へ移行している最中です。本ポジションは、担当領域の設計判断を自分で引き受けられる方を想定した即戦力枠です。
【配属先】
開発本部 ハードウエア開発グループ
■人数 7名（マネージャー1名、メンバー6名）
【魅力】
■自社IPを、仕様の検討からRTL設計・タイミング収束まで一貫して担当します。他社仕様の実装ではありません。
■性能と消費電力の両立が要件そのものです。面積・電力・動作周波数のトレードオフを、担当者が握って詰めます。
■ドライバ・SDKを開発するソフトウエアチームが社内にあります。設計の影響を実機で確認しながら進められます。
【働き方】
■原則出社 ※…
- 応募資格
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- 必須
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■RTLを用いたハードウエアIP設計、SoCアーキテクチャ設計、ASIC設計のいずれかの実務経験
■Verilog、SystemVerilogなどのHDLを用いた論理設計の実務経験
※経験年数では判断しません。担当された範囲と深さを見ます。
- 歓迎
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・論理合成の結果を踏まえ、タイミング収束まで見通した設計の経験（PPA最適化を含む）
・AI、GPU、画像処理、ビデオコーデックなど大量の演算を要する先端SoCの開発経験、またはアルゴリズムのハードウエア化の経験
・インターコネクトやバスアーキテクチャ、DRAM、PCI Express、USB、HDMI、DisplayPort、MIPIなど高速インターフェースの知識や経験
・エミュレータやFPGAを活用した検証、非同期パス検証、アサーションベース検証、フォーマル検証の経験
・検証効率化のためのC、C++、Python、シェルスクリプトによるプログラミング経験
・海外顧客との要求仕様の折衝や、開発成果物の説明経験
- フィットする人物像
- 応募資格をご覧下さい
- 雇用形態
- 正社員
- 勤務地
- 東京都中野区中野四丁目10番2号 中野セントラルパークサウス16階
- 勤務時間
- 09:00～18:00
- 年収・給与
- 700万円～1000万円
- 休日休暇
- 完全週休二日（土日） 祝日、年末年始、夏季休暇（3日）、産前産後休暇、慶弔休暇
