募集要項
- 募集背景
- 企業規模の拡大に伴う技術部門の組織充実のため。
- 仕事内容
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【職務内容】
■ハイエンドSoCのDFT設計業務
以下のような経験・知識のある方を求めています。
※すべての条件を満たすことが必須ではありません
- 5年以上のDFT経験、複雑なチップ設計のDFT作業をリードした経験のある方。
- スキャン/ATPG、メモリBIST、JTAG、IPマクロテスト、テスト品質・テスト時間のトレードオフ等のDFTの業界標準等の専門知識をお持ちの方。
- DFT仕様を策定し、DFTアーキテクチャーと手法をリードした経験のある方。
- Verilog HDLまてはVHDLを理解し、シミュレーターや波形デバッグツールの使用経験のある方。
- スキャン/ATPG、メモリBIST、JTAG、IPマクロテスト等の問題をデバッグできる。
- 各DFTモードのSTA用のタイミング制約の開発と解析の経験がある方。
当社の特徴としてお客様のニーズ・用途に合わせて個別に一から設計していきます。
当社が行う設計業務はRTL以降の設計業務となり、主にEDAツール(シノプシス社、メンター社、ケイデンス社)を使用して設計をしていただきます。
- 応募資格
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- 必須
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【必須となる資格・スキル・経験など】
・SoC設計経験がある方
・EDAツールを使用しての設計経験がある方
・デジタル回路設計の出来る方
特に、以下のような経験・知識のある方を求めています。
※すべての条件を満たすことが必須ではありません
- 5年以上のDFT経験、複雑なチップ設計のDFT作業をリードした経験のある方。
- スキャン/ATPG、メモリBIST、JTAG、IPマクロテスト、テスト品質・テスト時間のトレードオフ等のDFTの業界標準等の専門知識をお持ちの方。
- DFT仕様を策定し、DFTアーキテクチャーと手法をリードした経験のある方。
- Verilog HDLまてはVHDLを理解し、シミュレーターや波形デバッグツールの使用経験のある方。
- スキャン/ATPG、メモリBIST、JTAG、IPマクロテスト等の問題をデバッグできる。
- 各DFTモードのSTA用のタイミング制約の開発と解析の経験がある方。
- 歓迎
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【あれば望ましい資格・スキル・経験など】
・RTL以降(バックエンド)の設計経験のある方
- 募集年齢(年齢制限理由)
- 25歳 ～ 50歳まで （特定年齢層の特定職種の労働者が相当程度少ないため）
- 雇用形態
- 正社員
- 勤務地
- 神奈川県：（本社）神奈川県横浜市港北区新横浜2-3-12
- 年収・給与
- 500万円 ～ 1199万円
