募集要項
- 仕事内容
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■同社にて半導体集積回路における下記業務を担当していただきます。
【具体的には】
■RTL（Verilog-HDL）を用いたデジタル回路設計、検証業務
■EDAツールを用いたDFT設計、検証業務
■製品検査用のテストパターン設計
■検査データ分析、改善運動
※ご経験に応じて、入社数週間程度に加え、2ヶ月に1回程度技能研修を受けるために本社長岡京への出張がある可能性がございます。
- 応募資格
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- 必須
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【必須要件】下記いずれかに該当する方
■RTL（Verilog-HDL）を用いたデジタル回路設計及び検証業務経験
■EDAツールを用いたDFT設計および検証業務
【歓迎要件】
■論理合成、タイミング設計などの実務経験（3年以上）
■機能安全に関する知見
■アナログ・デジタル混載半導体回路設計の知見
- 雇用形態
- 正社員
- 勤務地
- 神奈川県
- 勤務時間
- 09:00 - 17:30（コアタイム：00:00 - 00:00）
- 年収・給与
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500万円～1000万円(経験能力考慮の上優遇)
昇給1回、賞与2回
- 待遇・福利厚生
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【保険】
健康保険、雇用保険、労災保険、厚生年金
【諸手当】
通勤手当、超勤手当、育英給付金など
【待遇・福利厚生】
社宅、財形貯蓄、保養所、医療施設、企業年金制度など
- 休日休暇
- 年間127日／（内訳）完全週休2日制（土日）、祝日、夏季休暇（一斉年休含む）、年末年始、有給休暇、慶事休暇、ファミリーサポート休暇、キャリア開発休暇、長期節目休暇など
