募集要項
- 仕事内容
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■OA、FA機器に搭載されるASIC、SOCのデジタル回路設計、検証を担当いただきます。
顧客との仕様整合、CPUやIP(DDR， PCIe，USB，SD，Ether)選定から始まり、社内のレイアウトチームにRTLリリースするまでの一連の作業を実施いただきます。
【具体的には】
※以下のいずれかの職務を実施いただきます。補助、メインはスキルに応じて相談して決定します。
・CPU－バス設計
・IP(PCIe，USB，SD，Ether)受入れとしての設計・検証
・顧客の要望に応じた回路設計・検証
・Chip全体の検証
【職責】
・プロジェクトリーダ（5～20人。協力会社を含む）
・担当モジュールの責任者（規模・難易度により1~5人など変わります）
・上流設計起因でのリメイクの撲滅
・部員の上流設計スキルの底上げ
・上流設計の効率化と、工数低減
- 応募資格
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- 必須
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【必須要件】※以下すべてを満たす方
・5年以上のVerilog-RTL設計および検証の経験
・デジタル回路の仕様策定
・ 組み込みSW開発経験/知識
【歓迎要件】
・自身が担当した上流設計における、上流設計起因でのリメイク発生件数0件
・担当モジュールの責任者の経験
・SoC/大規模FPGA 設計経験
・高速インターフェイス設計またはIP使用経験(PCIe，USB，SD，Ether)
- 雇用形態
- 正社員
- 勤務地
- 大阪府
- 勤務時間
- 09:00 - 18:00（コアタイム：00:00 - 00:00）
- 年収・給与
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550万円～1000万円(経験能力考慮の上優遇)
モデル年収 40歳 900万円
昇給1回、賞与2回
- 待遇・福利厚生
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【保険】
健康保険、雇用保険、労災保険、厚生年金
【諸手当】
通勤手当
【待遇・福利厚生】
前払い退職金制度、労災保険、持株制度、財形貯蓄、リロクラブ加入（提携保養所利用可）、401kプラン
- 休日休暇
- 年間125日／（内訳）完全週休2日制（土、日）、祝日、年末年始、夏季休暇等
