最大手ファンダリーのPhysical Design Manager & Engineerの転職・求人情報 30667165

募集要項

仕事内容: 最大手ファンダリーのPhysical Design Manager & Engineer (ASIC/SoC Place & Route)
Responsibilities:
*Perform the following:
- Chip/Block level floorplan,
- Clock tree synthesis,
- Place & Route,
- RC extraction,
- STA, timing closure,
- IR/EM analysis and fix,
- DRC/LVS/ERC analysis and fix,
- Tape-out sign off.
- Customer on-site support.

応募資格

必須: 求める学歴：大学卒以上

Requirements:
*Education:
- Bachelor/Master’s degree in Electrical Engineering or Computer Science.
*5-15 years Netlist (or RTL)-GDS physical implementation experience.
*Language: Proficiency in English is basic requirement. Proficiency in Chinese is a plus.
*In depth knowledge of major EDA tools/design flows.
*Experience with TSMC N16 or below technology.
*Experience in block level implementation, chip integration and signoff.
*Experience in Perl/TCL language programming.
*Proven record in multi-million gate design production tapeouts.

*Experience in any of the following is a plus:
- FinFet Design
- TSMC N7 and below technology.
- Low-power implementation methodology.
- Advanced timing signoff methodology.
- Independently complete Netlist-GDS P&R, signoff task.

フィットする人物像: *Personal Attributes:
- Aggressive in learning and problem-solving.
- Good communication skill and a good team player.
- Strong project ownership and commitment.
- Self-motivated and can work independently.

事業内容・会社の特長: 1987年に設立された世界最大の半導体専業ICファンドリーメーカーです。
専業ICファンドリー事業の創始者として、また専業ICファンドリーのビジネスモデルの牽引する企業として、最先端及び "More-than-Moore" のウェーハ・プロセス製造技術や卓越した製造効率を提供するなど高い評価を得てきました。
創業時より一貫してファンドリー業界をリードする最先端技術と、設計サービスをお客様に提供しています。