【半導体メモリレイアウト設計業務】大手半導体メーカー　[勤務地：横浜]の転職・求人情報 30506738

募集要項

募集背景: 半導体産業は、国の経済安全保障の観点から最も重要視されている産業の一つです。高集積化した新しい製品を継続して開発することが要求され、製品チップだけでなく、研究・開発用に多くの試作品が必要です。微細化・高集積化が進み、これらの設計業務は年々複雑化・高度化しています。今回この研究・開発用試作品の設計業務を強化するため、知識・経験をお持ちのレイアウト設計技術者を募集致します。

仕事内容: 当部門ではメモリ半導体設計のうちレイアウト設計を担当。レイアウト設計には、設計後の検証やトランジスタモデルの作成、レイアウトをシリコンウェハへ転写する際の原版となるフォトマスクの作成等も含みます。
【職務内容】
半導体の研究・開発用試作品レイアウト設計業務

【具体的な仕事内容】
半導体デバイス・プロセスの開発技術者と一緒に試作品の仕様を検討し、設計CADツールを使用して評価素子やメモリ素子のレイアウトを設計していただきます。デバイスやプロセスの技術者は設計業務に詳しくない人もいるので、評価したい内容を理解して、適切な素子のレイアウトを提案しながら設計することになります。また、設計したレイアウトが実際に製造できるか、所望の特性を満たせるか、専用ソフトウェア(Design Rule Check等)用のプログラムを作成して検証することも行います。これらの仕様作成、設計、検証作業を効率化して開発期間を短縮するため、関連する部門と情報を共有するための社内インフラ(データベース、ホームページなど)の整備も行っていただきます。

【業務のやりがい・魅力】
当社はメモリ半導体の分野で世界最先端の企業の一つです。まだ世の中にないものを開発することが必要とされ、その中でも真っ先に必要とされるのが本業務です。開発した技術を使ったメモリ製品が量産され、サーバー、パソコン、携帯、あるいはこれまでにない製品に使われることで、世の中の進歩の一端を担っている実感が得られます。

【強み・特長】
フラッシュメモリの3次元化にもいち早く対応して、先日第8世代の製品を発表しています。この製品はメモリセルアレイと周辺回路を別々のシリコンウェハに形成して、貼り合わせるという新しい構造を導入しています。この構造を実現するために、当部門で様々な開発用の試作品を設計しました。デバイスやプロセスの技術者と密に協力しながら開発を進めることができる点が、大きな強みになっています。

【職場環境】
・平均残業時間：20時間/月
・在宅勤務：2～3日/週程度
・職場は横浜市の大船駅から徒歩5分で通勤ラッシュもあまりなく、在宅勤務も可能で、フレキシブルな働き方ができます。

応募資格

必須: ・メモリまたはロジック半導体レイアウト設計の経験(3年以上)
(仕様書を理解して、レイアウト設計用CADツールを使って実際にレイアウトを作成、検証ツールを使用して設計したレイアウトの検証まで行った経験)

【学歴】
◆大学・大学院卒

歓迎: ・レイアウト検証プログラム(DRC、LVS）の処理デック作成の経験
・半導体製造プロセス技術者としての経験

募集年齢(年齢制限理由): 特定年齢層の特定職種の労働者が相当程度少ないため（特定年齢層の特定職種の労働者が相当程度少ないため）

雇用形態: 正社員(試用期間2か月、契約期間の定めなし)

ポジション・役割: 担当、リーダークラス

勤務地: 神奈川県横浜市
◆横浜テクノロジーキャンパス（神奈川県横浜市栄区）
・JR大船駅徒歩7分

勤務時間: 8時30分～17時15分(※休憩時間60分、フレックスタイム制）

年収・給与: ・給与：月給22.7万～63万円（想定年収　460万～1160万円）
※上記の下限は初任給（学卒新人）です。経験・能力を考慮し決定
・雇用形態：正社員(試用期間2か月、契約期間の定めなし)

【年収例】
・850万円／37歳（既婚・子2人／月給40万円＋各種手当＋賞与）
・610万円／28歳（独身／月給28万8000円＋各種手当＋賞与）

待遇・福利厚生: ・諸手当　　　：次世代育成手当
　　　　　　（18歳未満の扶養対象児童一人あたり15,000円/月）
　　　　　　　住宅費補助、通勤手当、時間外勤務手当、在宅勤務手当、残業代全額支給等
・寮・社宅　　：独身寮、単身寮、家族社宅
・その他：昇給年1回、賞与年2回(7月、12月)、交通費支給(規定による)、
　　　　　在宅勤務制度、財形貯蓄制度、企業年金制度、健康保険、雇用保険、労災保険等

※管理職採用の場合、年俸制。フレックスタイム制、次世代育成手当、住宅費補助、時間外勤務手当は対象外

休日休暇: ・休日・休暇：年間休日125日(2024年度)、完全週休2日制(土日)、
　　　　　　　祝日、ＧＷ、夏季、年末年始、有給、育児休暇、
　　　　　　　介護休暇・赴任休暇等

選考プロセス: ・書類選考
　　↓
・一次面接/適性検査（SPI)
　　↓
・二次面接

キャリアパス・評価制度: 開発用のテスト素子(TEG)やメモリ素子のレイアウト設計を行っていただきながら、全体の業務フローを理解していただきます。その後関係する部門と一緒に開発の方針を議論して計画立案し、開発全体を牽引する立場になっていただきたいと考えています。

会社概要

社名: 非公開

事業内容・会社の特長: 2019年に新会社としてスタートをしました。
■同社が扱うNAND型フラッシュメモリは世界シェア2位と、高いシェアを持っております。
【特徴】
■同社が開発したNAND型フラッシュメモリは、スマホ、タブレット等を牽引役として今後も需要の拡大が見込まれており、他社に先駆けて微細化および大容量化を進め、業界をリードしてきました。近年ビックデータ、IOT分野への需要も高まっていることから、同社への期待は高まり続けています。
■同社の工場は東京ドーム約10個分という44万m2の広大な敷地があり、半導体開発の“聖地”として、製造・開発を進めております。

設立: 2017年４月１日

資本金: 100億円

売上高: 12,821億円（2023年３月）

従業員数: 連結：約15,300名（2023年3月31日現在）

【半導体メモリレイアウト設計業務】大手半導体メーカー [勤務地：横浜] の転職・求人情報はすでに掲載終了しております。（掲載期間11月20日～12月3日）

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募集要項

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