募集要項
- 募集背景
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イメージセンサーの領域においてイメージング世界No.1を堅持しながら、これから広がりを見せるセンシング用途においても世界No.1を目指し挑戦しています。したがって非常に多くの需要に応えるべく、様々な製造工場(Fab)で製品開発が行われています。
GPIO/LVDSやSPMI/I2C/I3C等の通信規格の物理層IP、 PLL/DLL等の位相/遅延フィードバック制御IP、およびLDO/チャージポンプ/バイアス回路などの電源IPはほとんどすべての製品に搭載される必要不可欠なハードウェア設計要素ですのでFab毎に最適化されたIP開発・調達を行っています。
SSSグループが手掛ける半導体製品に搭載されるI/F・電源系アナログIPの開発 特に
CMOSイメージセンサー製品(CIS)に搭載されるGPIO/LVDSやSPMI/I2C/I3C等の通信規格
物理層IP、PLL/DLL等の位相/遅延フィードバック制御IP、LDO/チャージポンプ/バイア
ス回路などの電源IP等の回路設計を中心に技術開発を遂行する
- 仕事内容
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下記のいずれかのアナログ回路設計・担当予定の業務内容
GPIO/LVDSやSPMI/I2C/I3C等の通信規格の物理層IP
PLL/DLL等の位相/遅延フィードバック制御IP
LDO/チャージポンプ/バイアス回路などの電源IP
CIS製品の高機能化に伴い各種アナログIPにはより高精度・低電力・低コストなどの差
異化が求められており、大きくは下記のいずれかをお願いします。
1 GPIO/LVDSやSPMI/I2C/I3C等の通信規格の物理層IPアナログ回路設計
2 PLL/DLL等の位相/遅延フィードバック制御IPアナログ回路設計
3 LDO/チャージポンプ/バイアス回路などの電源IPアナログ回路設計
・想定ポジション
それぞれの開発チームは~3名程度の正社員、および、作業工数に応じた協力会社で構成
され、そのリーダの役割となります。 比較的短期間に製品適用を求められるIP開発・
導入となるため、多数関係者へのコミュニケーション能力も発揮できるポジションとなります。
- 応募資格
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- 必須
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GPIO/LVDSやSPMI/I2C/I3C等の通信規格の物理層IP開発経験者
or 位相/遅延フィードバック制御IP開発経験者 or 電源IP開発経験者
TOEIC 650点以上
- 歓迎
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特許取得経験あり 海外ベンダーとの協業経験あり
TOEIC 800点以上
- フィットする人物像
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・ 挑戦を楽しむ方
・ 技術や社会の新しい動き・変化に興味がある方
・ コミュニケーションを通じて相手と相互理解する姿勢がある方
・ 異文化・多様性を尊重する方
- 雇用形態
- ジェネラル・エンプロイメント・コントラクト(正社員)
- ポジション・役割
- リーダー
- 勤務地
- 神奈川県厚木市
- 勤務時間
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標準労働時間帯 9:00-17:30(勤務時間7時間45分 休憩45分
フレックスタイム制、コアタイム無し
時間外労働あり
- 年収・給与
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目安リーダ:約950万円~
※経験に応じて要相談
※会社業績や個人評価等に応じて変動します
*通勤費を別途支給いたします
賞与 年2回支給(6月、12月)
- 待遇・福利厚生
- 社会保険 健康保険、厚生年金保険、雇用保険、労災保険
- 休日休暇
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休日 土日、祝日 完全週休二日制
休暇 年次有給休暇(初年度6~17日、勤続年数に応じて最大24日)年末年始休暇
- 選考プロセス
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書類審査→1次面接(部門)→2次面接(部門)→Web適性検査→最終面接(人事部長) →内定
- キャリアパス・評価制度
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・描けるキャリアパス
例えば様々な分野に応用されている機械学習機能の進化にCiM(Computing in Memory)と
いったメモリIPベースのIPが注目されています。 将来の製品に欠かせないキラーIPの
第一人者として活躍することもできます。 また、スタンダードセルやメモリといったIP
開発者、製品化で必要なESD設計者とともに知の共有ができIPライブラリ全体のリーダ
ーとして活躍する事もできます。 さらに優秀な人材には希望に即したJOBローテーショ
ンで幅広く活躍してもらう準備があります。
・職場雰囲気
年代層は幅広く、それぞれが多様なバックグラウンドを持つチームです。また、近年は新
卒・インターン採用を積極的に行って若返りを図っています。 新メンバーには既存メン
バーと会話する機会を作るプロジェクトに参加してもらって交流促進を図っています。