募集要項
- 仕事内容
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System Verilog/Verilog-HDLによる機能検証やミックスシグナル回路の検証【リーダー/担当者】デジタル回路/ミックスシグナル回路 検証業務
System Verilog/Verilog-HDLによる機能検証（アサーション検証、カバレッジ検証、リファレンスCによる一致検証などの自動検証主体）やミックスシグナル回路の検証を行います。
■組織の役割
半導体ビジネスを支えるCMOSイメージセンサーを担当頂きます。モバイルもしくは、セキュリティカテゴリのCISを中心に新機能を顧客へ提案行い、設計へ落とし込み開発完遂する差異化製品開発を担当頂きます。
その中で、昨今、回路の機能検証技術に課題を抱えており、検証戦略の具体化やアサーション検証・カバレッジ検証・リファレンスCによる一致検証などの検証自動化手法の変革を担当しております。
■担当予定の業務内容
System Verilog/Verilog-HDLによる機能検証（アサーション検証、カバレッジ検証、リファレンスCによる一致検証などの検証自動化が主体）やミックスシグナル回路の検証を行います。
ツールベンダや社内有識者との情報共有や協業も多いです。設計後は測定及び評価チームと協業すると共に、自社工場があるので試作立ち上げのサポートも行います。
開発難易度に応じ、数名～数十名程度のチームを作って要求仕様から検証仕様に落とし込み、決められたスケジュール内でチームで業務を推進します。
一方で中長期スパンでは新たな検証手法の探索を継続し、製品への検証技術導入などを推進していきます。
■想定ポジション
担当者もしくは、リーダーとして与えられた範囲で業務を行っていただきます。
■職場雰囲気
職場は若手からベテランまで揃っていて活気があります。 顧客からの要求仕様に対して、組織内だけで完結せず、他部署との混成チームを構築し、どうあるべきかエンジニア同士で議論しながら多様な人材交流を通した開発を行っています。
※従事すべき業務の変更の範囲：会社の定める業務(別の職務領域や技術領域)
- 応募資格
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- 必須
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【必要となるスキル/経験】
●必須
半導体のロジック回路の設計・検証業務を経験されている方。
（System Verilog またはVerilog-HDLの知見をお持ちの方）
※半導体の種類は問いません。
●尚可
・SystemVerilog、UVM、SystemC、アサーション記述、論理合成、動作合成、タイミング検証(STA)、Python
・アナログ回路の基礎知識や、ロジック、アナログ協調検証知識。ソフトウェア知識 等
【求める語学力】
●TOEIC(英語) 尚可:600点以上
顧客との英語によるコミュニケーションがリーダーには求められますが、社内での研修を通じたレベルアップの機会があります。
- 雇用形態
- 正社員 ※試用期間3か月（同一条件）
- 勤務地
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神奈川県厚木市／福岡県福岡市早良区
※就業場所の変更の範囲：全国の支社、工場、営業所
- 勤務時間
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標準労働時間帯 9：00～17：30（勤務時間：7時間45分 休憩：45分）
フレックスタイム制あり（コアタイムなし）
時間外労働あり
- 年収・給与
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担当：約600万円～／上級担当：約750万円～／リーダー：約950万円～
※経験に応じて要相談
※会社業績や個人評価等に応じて変動します
- 待遇・福利厚生
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社会保険（健康・厚生年金・雇用・労災）
通勤費支給
賞与：年2回支給（6月、12月）
屋内禁煙（屋外に喫煙場所あり）
- 休日休暇
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完全週休二日制（土日、祝祭日）
フレックスホリデー（個人が設定できる連続休暇制度）、年末年始、慶弔、等
年次有給休暇（初年度6～17日、勤続年数に応じて最大24日）
- 選考プロセス
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書類選考⇒一次面接⇒（適性検査）⇒二次面接⇒内定
※年収通知は二次面接後
- キャリアパス・評価制度
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■描けるキャリアパス
CMOSイメージセンサーのデジタル回路設計スキルとセンサー内部のアーキテクチャ構築のスキルに加え、機能検証技術を習得できます。 回路設計や機能検証のスキルを踏み台に、設計チームを牽引するリーダへのキャリアを描くことも可能です。 また、組織マネジメント（ラインマネージャー）へのキャリアパスも描くことが可能です。 センサー開発全般を習得したエンジニアとして、世界初となる人間の目を超えるセンサーを世に提供できます。
