募集要項
- 募集背景
- 非公開情報も含むため、詳しくは求人紹介時に担当コンサルタントよりご案内いたします。
- 仕事内容
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株式会社ディジタルメディアプロフェッショナルでの募集です。【仕事内容】
弱電回路設計のご経験のある方は歓迎です。
自社のAIプロセッサや画像処理プロセッサのハードウエアIPのRTL設計と、それらを統合するSoCのアーキテクチャ設計を担当していただきます。仕様の検討からマイクロアーキテクチャ設計、論理設計、検証までがスコープです。
▼具体的には
■ハードウエアIPのRTL設計
AI・画像処理プロセッサ用のIPを、Verilog／SystemVerilogで論理レベルから設計します。高性能と低消費電力を両立させる最適化まで担当します。
■SoCアーキテクチャ設計
CPUコア、メモリ、インターコネクト、各種インターフェースと自社IPを統合し、チップ全体の構成を設計します。
■仕様策定・マイクロアーキテクチャ検討
求められる処理性能から、必要な演算器構成・データパス・メモリ帯域を見積もり、実現方式を決めます。
■PPA最適化とタイミングクロージャ
論理合成の結果を確認しながら、面積・電力・動作周波数のトレードオフを詰め、タイミングを収束させます。
■検証・チーム連携
FPGA／エミュレータを用いた検証を行い、ソフトウエア開発チームや外部パートナー企業と仕様を擦り合わせながら開発を進めます。
【ポジションの魅力】
・自社IPを、仕様の検討からRTL設計・タイミング収束まで一貫して担当します。他社仕様の実装ではありません。。
・性能と消費電力の両立が要件そのものです。面積・電力・動作周波数のトレードオフを、担当者が握って詰めます。
・ドライバ・SDKを開発するソフトウエアチームが社内にあります。設計の影響を実機で確認しながら進められます。
- 応募資格
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- 必須
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【必須条件】
・RTLを用いたハードウエアIP設計、SoCアーキテクチャ設計、ASIC設計のいずれかの実務経験
・Verilog、SystemVerilogなどのHDLを用いた論理設計の実務経験
※経験年数では判断しません。担当された範囲と深さを見ます。
【歓迎条件】
・論理合成の結果を踏まえ、タイミング収束まで見通した設計の経験（PPA最適化を含む）
・AI、GPU、画像処理、ビデオコーデックなど大量の演算を要する先端SoCの開発経験、またはアルゴリズムのハードウエア化の経験
・インターコネクトやバスアーキテクチャ、DRAM、PCI Express、USB、HDMI、DisplayPort、MIPIなど高速インターフェースの知識や経験
・エミュレータやFPGAを活用した検証、非同期パス検証、アサーションベース検証、フォーマル検証の経験
・検証効率化のためのC、C++、Python、シェルスクリプトによるプログラミング経験・海外顧客との要求仕様の折衝や、開発成果物の説明経験
【求める人物像】
・担当するIPの設計判断を、自分で引き受けられる方
・先端プロセスでのLSI開発にワクワクする方
・新しい技術に興味や関心があり、それらのスキル習得に意欲的な方
・ソフトウエア担当者や外部パートナーと、仕様レベルで議論できる方
・研究開発した結果をお客様へ訴求すべく、積極的に活動できる方
- フィットする人物像
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JAC Recruitmentでは、担当コンサルタントが直接企業へ訪問。だからお伝えできることがあります。
面談の際に、採用担当者からお聞きした情報やコンサルタント自身が感じた選考のポイントを皆さまへお届けします。
- 雇用形態
- 無期雇用
- ポジション・役割
- スタッフクラス
- 勤務地
- 東京都
- 勤務時間
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【労働時間制等】フレックスタイム制
【コアタイム】10:00 ～ 14:00
- 年収・給与
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【年収】700万円 - 1000万円
- 待遇・福利厚生
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【通勤手当】全額支給 上限3.5万円まで／月
【社会保険】健康保険
厚生年金
雇用保険
労災保険
- 休日休暇
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【有給休暇】入社7ヶ月目には最低10日以上
【休日】完全週休二日制
土
日
祝日
GW
夏季休暇
年末年始
産前産後休暇 ※有給休暇の付与日数は入社時期により変動
- キャリアパス・評価制度
- 【昇給】年1回 (4月)
