募集要項
- 仕事内容
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■論理回路設計エンジニアとして下記業務をご担当いただきます。
【具体的には】
・AI／画像処理プロセッサの設計：AIプロセッサや画像処理プロセッサ用のハードウェアIPを論理レベルで開発。設計言語（Verilog、SystemVerilogなど）を使用し、高性能で低消費電力の最適化設計を行う。
・SoCのアーキテクチャ設計：複数のIPを統合し、CPUコア、メモリ、インターフェースを組み合わせた全体の構造設計を行う。
・ASIC設計／開発：仕様設計からマイクロアーキテクチャ設計、論理設計までを行い、チップ設計を進める。
・チーム連携：ソフトウェア開発チームや外部パートナー企業とも協力しながら、設計改善や性能向上を目指す。
- 応募資格
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- 必須
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※下記いずれも必須
・3年以上のVerilog／SystemVerilog等を用いたRTL設計の実務経験
・デジタル回路設計またはハードウェアIP設計の経験
- 雇用形態
- 正社員
- 勤務地
- 東京都
- 勤務時間
- 09:00 - 18:00（コアタイム：00:00 - 00:00）
- 年収・給与
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700万円～1000万円(経験能力考慮の上優遇)
昇給1回、賞与1回
- 待遇・福利厚生
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【保険】
健康保険、雇用保険、労災保険、厚生年金
【諸手当】
通勤手当
【待遇・福利厚生】
確定拠出年金、社員持株制度
- 休日休暇
- 年間123日／（内訳）完全週休2日制（土・日）、夏季休暇、年末年始、有給休暇、慶事休暇、産前産後休暇、育児休暇
