募集要項

仕事内容: 外資系半導体メーカーでの募集です。
弱電回路設計のご経験のある方は歓迎です。
・Developing SV RNM models for both analog and mixed signal circuits
・Developing verification plan from chip or block specifications
・Developing UVM based verification environment （scoreboards monitors sequencers etc.）
・Developing digital top verification in System Verilog
・Defining and writing System Verilog Assertions （SVA）
・Defining and writing functional coverages and covergroups
・Running simulations and debugging simulation results
・Reviewing verification results for Tape out sign off
・Communicating with stakeholders （design/test/verification） to facilitate teamwork and efficient sharing of information and exchange of ideas

応募資格

必須: 【Qualifications Requirements】
・MS （BS） degree in electrical/computer engineering or related fields with 5 （8） years of work experience doing verification in the semiconductor industry
・Good verbal and written communication skills in English
・Proficient in SystemVerilog and SystemVerilog OOP
・Fluency in utilizing scripting languages such as Perl / Python
・Proficient （through work experience） in verification using UVM
・Strong experience writing SystemVerilog Assertions （SVA）
・Understanding of Analog schematic and experience with Cadence Virtuoso
・Basic understanding of digital design using Verilog
・Ability to communicate and work effectively with geographically dispersed teams of mixed signal digital design and analog design engineers
・Ability to work indepe…

フィットする人物像: JAC Recruitmentでは、担当コンサルタントが直接企業へ訪問。だからお伝えできることがあります。
面談の際に、採用担当者からお聞きした情報やコンサルタント自身が感じた選考のポイントを皆さまへお届けします。

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