募集要項
- 仕事内容
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■仕事内容
自動運転や次世代スマートフォン、最先端IoT機器に搭載される、エッジAI推論アクセラレータ（NPU/GPUコア）などの大規模SoC（System on Chip）のデジタル回路設計職。仕様のブレイクダウンからアーキテクチャ選定、RTLでのコーディング、機能検証までを実務者として担当します。
■担当工程
回路方式の検討（ロジック構成）、ブロックレベル・トップレベルの論理設計、RTLコーディング、RTLシミュレーション（論理検証）、タイミング解析（STA）、テスト容易化設計（DFT）方針決定、論理合成、検証環境（SystemVerilog/UVM）での機能検証。
■使用ツール・使用言語・開発環境
Verilog－HDL、SystemVerilog、VHDL、Synopsys社製ツール（Design Compiler、PrimeTime、VCS）、Cadence社製ツール
- 応募資格
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- 必須
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必須（MUST）
【必須】ASIC、SoC、または大規模FPGAの論理設計（RTLコーディング）実務経験（1年以上）
歓迎（WANT）
【歓迎】Verilog－HDLまたはSystemVerilogでの設計経験、論理合成・STAの経験
- 雇用形態
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■労働条件
・雇用形態：正社員
・勤務時間：9:00～18:00 （所定労働時間8時間、休憩60分）
・受動喫煙対策：屋内禁煙
■休日休暇
・完全週休二日制（土、日、祝日）
・年間休日123日
・有給休暇
・年末年始休暇
・慶弔休暇
・特別休暇
・入社時休暇
・災害時休暇
・産前産後
・育児休業
・介護休業 他
- 勤務地
- 大阪府 / 兵庫県
- 年収・給与
- 550万円 ～ 999万円
- 待遇・福利厚生
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■福利厚生
・社会保険完備（健康保険、厚生年金、労災保険、雇用保険、介護保険）
・各種手当（通勤手当、残業手当、資格手当、役職手当、帰省旅費補助、引っ越し費用 補助など）
・教育研修制度（社内外講習補助、勉強会講師料補助、通信教育補助、資格取得補助、図書購入補助、社外技術研修参加費、自己啓発支援など）
・寮/社宅制度
・退職金制度
・慶弔見舞金制度
・社内クラブサークル活動支援
・健康保険組合
・財形貯蓄制度
・定年再雇用制度
・従業員持株会（奨励金あり）
・福利厚生サービス
・総合福祉団体定期保険 他
