募集要項
- 仕事内容
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2nm世代以降の最先端半導体プロセス技術の開発を支援する「イネーブルメント・チーム」に所属いただきます。次世代製造プロセスの検証に不可欠な、大規模テストチップのDFT（Design-for-Test：テスト容易化設計）実装をリードしていただきます。
【具体的には】
スキャン挿入、ATPG（自動テストパターン生成）、メモリBIST（自己診断テスト）などの手法を駆使し、歩留まり解析やEDAツールベンダーとの連携を通じて、設計品質とテスト効率の向上を目指していただきます。
・アーキテクチャ設計：テストチップ向けのDFTアーキテクチャ（スキャン、バウンダリスキャン、メモリBIST）の定義と実装
・検証：実装したDFT回路の機能・タイミング検証、シミュレーションによるテストカバレッジの評価
・最適化：テストカバレッジ、コスト、時間のバランスを分析し、最適なテストソリューションを提案
・連携：RTL設計から物理実装に至るまで、設計チームと協力してDFT機能を統合
・シリコン評価： ATPG／MBISTパターンの作成・検証、実チップ（シリコン）の立ち上げおよびデバッグ支援
・解析： シリコンからのテストデータを分析し、系統的な問題を特定して歩留まり（イールド）を改善
・EDA連携： ベンダーと協力し、先端プロセス向けDFTツールの評価と手法の改善
- 応募資格
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- 必須
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※下記いずれも必須
・5年以上のDFT開発経験（先端プロセスや大規模テストチップの経験があれば尚可）
・シリコンの立ち上げ、故障解析、歩留まり改善の実務経験
・商用DFTツール（Synopsys TestMax、Siemens Tessent、Cadence Modusなど）の実務経験
・スキャンベースDFT、ATPG、圧縮技術、メモリBIST技術に関する深い知見
・RTLからGDSに至るフローおよびDFTのタイミング考慮に関する理解
- 雇用形態
- 正社員
- 勤務地
- 北海道、東京都、北米
- 勤務時間
- 09:00 - 17:30
- 年収・給与
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500万円～1200万円(経験能力考慮の上優遇)
昇給有、賞与無
- 待遇・福利厚生
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【保険】
健康保険、厚生年金、雇用保険、労災保険
【諸手当】
通勤手当、残業手当
【待遇・福利厚生】
※定年65歳
- 休日休暇
- 年間120日／（内訳）完全週休2日制（土・日）、国民の祝日、・年次有給休暇（20日 入社初年度は入社した月に応じる日数の年次有給休暇を付与する）、創立記念日（8/10）、年末年始休暇、慶弔休暇、産前・産後休暇、育児休暇、介護休暇
