募集要項
- 仕事内容
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以下の業務のいずれか、または複数を担当していただきます。
・FPGAの論理設計、検証（Verilog HDL / VHDL）
・LSIのフロントエンド設計（RTL設計、論理合成、検証）
・高位設計（SystemCなどを用いたモデリング）
・タイミング解析、消費電力解析、デバッグ
・FPGA/ASICのプロジェクト管理、仕様策定
※変更の範囲：会社の定める業務
- 応募資格
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- 必須
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【必須】FPGAまたはLSIの論理設計経験（3年以上）/ Verilog HDL または VHDL の使用経験 / 論理合成およびシミュレーションツールの使用経験（Vivado, Quartus, Synopsys DC, VCS など）/ 基本的なデジタル回路設計の知識
【歓迎】SoC設計、バスインターフェース（AXI, AMBA等）の経験 / FPGAの実機評価・デバッグ経験 / AI・機械学習向けハードウェアの設計経験 / C、C++、SystemVerilog、UVMなどを用いた検証経験 / 低消費電力設計や高性能設計の知識 / 英語での技術文書の読解能力
- 雇用形態
- 正社員
- 勤務地
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本社
宮城県仙台市青葉区錦町1-4-5 203
- 年収・給与
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年収 400万円～600万円
月給320000円 ～ 520000 円
- 待遇・福利厚生
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住宅手当：有
家族手当：無
その他：
フルリモート相談可能
- 休日休暇
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120日
土日祝
