募集要項
- 募集背景
- 事業拡大に伴う人員不足解消のため
- 仕事内容
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充実した研修制度でスキルアップできる！！月残業平均18hで働きやすい◎【職務概要】
半導体設計エンジニアを担当していただきます。
【職務詳細】
VHDL、Verilog-HDL、System Verilog、SystemCによる、
ロジック回路設計を主にお任せします。
ハイレベルな設計を手がけていただくことが多くなります。
また、SystemCに関する技術提供、新たな設計環境構築、設計を
効率化するための手法を開発する設計・検証コンサルティングに
携わっていただくことも可能です。
ロジック回路設計からスタートするもよし、
最初からコンサルティングに携わるもよし。
あなたの希望と実力に応じて、選択していただけます。
【ハイレベルな設計に携われるワケ】
トレーニング、講演会などを通じて、多くの大手半導体メーカーや
機器メーカーに技術提供する同社。これらの実績が高く評価され、
設計も手がけてほしいというオファーが絶えませんでした。
そこで、実際に設計も行なうように。代表取締役の実績から、
抽象度の高いハイレベルな設計をお願いされることが多くあります。
【業務内容変更の範囲】
同社業務全般
- 応募資格
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- 必須
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【必須】
・VHDL、Verilog-HDLによるロジック回路設計の経験
【尚可】
・SystemCへの興味
《毎月1回は勉強会を実施》
技術ノウハウの共有を目的として、全員で勉強会を行なっています。
現在は、SystemCの設計手法に関する勉強会が主流です。
講師役となるのはメンバー全員。順番を決め、当番制で行なっています。
《社外セミナーへの参加を奨励》
他社が主催する技術トレーニングなどのセミナーへの参加を奨励しています。
また、海外研修に参加する機会も用意しています。
- 歓迎
- ※活かせる経験については上記「応募資格」欄に併記しております
- フィットする人物像
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・一人よりも、仲間と意見を交換しながら設計を行ないたい
・現状に満足することなく、常に最先端技術を学んでいたい
- 雇用形態
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雇用形態：正社員
契約期間：無期
試用期間：有(3ヵ月)
- 勤務地
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【関東】神奈川県 横浜市港北区
JR・地下鉄各線「新横浜」駅徒歩7分
勤務地変更の範囲：取引先(案件先)の勤務地により異なる
- 勤務時間
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フレックスタイム制（標準労働時間7時間)
※コアタイム10時00分～15時00分
- 年収・給与
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年収:450万～850万程度
月給制：月額320000円
給与:■経験、スキル、年齢を考慮の上、同社規定により優遇
賞与:2回
昇給:1回
- 待遇・福利厚生
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交通費全額支給、出張手当、海外研修制度、退職金制度、社員持株制度、保養所
喫煙情報：屋内禁煙
- 休日休暇
- 年間休日128日、完全週休2日制（土・日）、祝日、夏季、年末年始、有給（初年度12日）、慶弔、代休
- 選考プロセス
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書類選考→面接1回～2回→内定
※状況により変更になる場合あり
