募集要項
- 募集背景
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増員募集です。
DRAM市場の需要拡大と、次世代製品開発の加速に伴い、設計チームの体制を強化するための増員募集です。
これまでのご経験を活かし、開発の中核を担っていただける方を求めています。
- 仕事内容
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DRAM製品の設計開発チームにて、ご経験に応じてシニア、スタッフ、またはプリンシパルデザインエンジニアとしてご活躍いただきます。
特に、高速インターフェースにおけるアナログ／ミックスドシグナルCMOS回路設計の領域で、中核的な役割を担っていただくことを期待しています。
【主な業務内容】
・高速インターフェース（DDR/LPDDR/GDDR等）向けアナログ／ミックスドシグナルCMOS回路の設計、検証
・PLL、DLL、CDR、SerDes、I/Oバッファ等のサブブロック回路設計
・レイアウトチームとの協業およびレビュー
・ミックスモードシミュレーション、シグナルインテグリティ（SI）、ESD解析
【ポジションの魅力】
▼専門性を追求できる開発環境
ご経験に応じて、シニアからプリンシパルレベルのポジションをご用意します。
回路設計における豊富な知見を活かし、主体的に設計をリードしていくことが可能です。
自身の専門性を深く追求し、製品の性能を決定づける重要な役割を担うことができます。
▼グローバルなチームとの協業
台湾本社をはじめ、海外拠点との連携が日常的に発生します。
各国の優秀なエンジニアと協力し、グローバルな視点で製品開発に携わることができます。
英語でのコミュニケーションを通じて、国際的な舞台で活躍するスキルをさらに磨くことが可能です。
【将来的に従事する可能性のある仕事内容】
同社業務全般
【所属部署情報】
多様なバックグラウンドを持つメンバーが活躍しており、中途入社の方もスムーズに馴染める風通しの良い組織です。
・20代から50代まで、幅広い世代のエンジニアが在籍しています。
・性別に関わらず、誰もが専門性を発揮し活躍できる環境です。
- 応募資格
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- 必須
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【学歴】
学士号以上の学歴をお持ちの方
【ご経験】
いずれかのご経験がある方
・半導体関連分野での実務経験を5年以上お持ちの方
・高速インターフェース（DDR3/4/5、LPDDR3/4x/5、GDDR5/6など）におけるアナログ／ミックスドシグナルCMOS回路の設計経験
・以下のいずれか1つ以上のサブブロックを主体的に担当した経験：高速データパス、コマンド／アドレスデコード、入力バッファ、出力バッファ、SerDes、CDR、PLL、DLL
・各種CDRおよびクロックアーキテクチャに関する経験
・ミックスモードシミュレーション、シグナルインテグリティ（SI）、ESDに関する知識
【英語力】
・基本的な英語でのコミュニケーションスキル
- 雇用形態
- 正社員
- 勤務地
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【勤務地】神奈川県横浜市港北区新横浜2丁目3-12 新横浜スクエアビル 9階
【最寄駅】各線「新横浜」駅より徒歩2分
＜将来的に勤務する可能性のある場所＞
勤務地変更なし
＜受動喫煙防止策＞
屋内全面禁煙、屋外に喫煙所を設置
- 勤務時間
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フレックスタイム制 1日の標準労働時間：8時間
休憩時間：1時間
コアタイム：あり 10:00～15:00
月平均残業時間：20時間
- 年収・給与
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年収：800～1600 万円 年俸制 月給666666円 基本給：666666円
年俸の1/12を毎月支給
残業代：全額支給
通勤手当：あり 実費支給(上限なし)
賞与：あり 年2回
昇給：あり 年1回
- 待遇・福利厚生
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・退職金制度
・リロ倶楽部加入：保養所・提携旅館・スポーツクラブ等
・昼食補助
- 休日休暇
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【年間休日】124日
【休日内訳】 完全週休2日制 土曜日,日曜日,祝日,夏季休暇,年末年始休暇,GW休暇,産前・産後休暇,育児休暇,介護休暇,特別休暇
- 選考プロセス
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面接2回
一次面接→最終面接→◎内定
