募集要項
- 仕事内容
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同社製品に搭載されるFPGAやデジタル/アナログLSIの回路設計、設計プロセス改善に取組み、同社製品の付加価値向上に貢献する役割を担当します。
【具体的には】
(1)FPGAやASICの仕様策定、開発とりまとめ
(2)デジタル回路設計・検証
(3)アナログ回路設計・検証
【詳細】
■デジタル回路設計技術者
VerilogおよびSystemVerilogを用いたデジタル回路設計検証を主として、ASIC/FPGAの仕様設計や開発管理含めた開発全般に関わる業務を担当して頂きます。
■アナログ回路設計技術者
EDAツールを用いたアナログ回路・レイアウト設計を主として、ASICの仕様設計や開発管理、テスト開発を含めた開発全般に関わる業務を担当して頂きます。
＜使用言語、環境、ツール、資格等＞
■デジタル回路設計技術者
ツール：Siemens/Synopsys/Cadence、AMD-Xilinx/Intel/Lattice/Microchipのうち2種以上
言語：Verilog/SystemVerilog/C
■アナログ回路設計技術者
ツール：Cadence社EDA
- 応募資格
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- 必須
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【必須要件】
・LSIの設計開発職として3年以上の経験
■デジタル回路設計技術者
・VerilogなどHDLでの3年以上の設計経験
■アナログ回路設計技術者
・基準電圧源回路、オペアンプ、ADC/DACなどのアナログ回路設計経験
【歓迎要件】
・英文仕様書の読解が可能なレベルの英語力
・LSI開発のリーダー経験
・MATLABなどを用いたモデルベース設計経験
・LSIの出荷テスト開発経験
・LSIの不具合解析経験
- 雇用形態
- 正社員
- 勤務地
- 兵庫県
- 勤務時間
- 08:30 - 17:00（コアタイム：11:15 - 14:00）
- 年収・給与
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500万円～1060万円(経験能力考慮の上優遇)
昇給1回、賞与2回
- 待遇・福利厚生
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【保険】
健康保険、雇用保険、労災保険、厚生年金
【諸手当】
通勤手当、住宅手当、家族手当、時間外手当、外勤手当
※家賃補助制度：家賃の半額補助（支給上限4.5万円・最大8年間・家族帯同の世帯主のみに適応）
※静岡製作所は社宅はなく既婚者（世帯主で且つ家族帯同で賃貸住宅の場合に限る）は家賃補助、独身者は独身寮となります。
- 休日休暇
- 年間126日／（内訳）週休2日制（土・日）、国民の祝日、労働祭、年末年始(12/31、1/2、1/3)、会社創立記念日(2/1)、8月第1・第2金曜日、他休暇：結婚休暇、転任休暇、忌引休暇、セルフサポート休暇、チャージ休暇、（※2023年度）
