募集要項
- 仕事内容
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【リーダー】GPIO/LVDSやSPMI/I3C等の通信規格の物理層IP、PLL/DLL等の位相/遅延フィードバック制御IP、およびLDO/チャージポンプなどの電源IPなど各種アナログIPの開発・設計当社グループが手掛ける半導体製品に搭載されるI/F・電源系アナログIPの開発
特にCMOSイメージセンサー製品(CIS)に搭載されるGPIO/LVDSやSPMI/I2C/I3C等の通信規格物理層IP、PLL/DLL等の位相/遅延フィードバック制御IP、LDO/チャージポンプ/バイアス回路などの電源IP等の回路設計を中心に技術開発を遂行する
■担当予定の業務内容
CIS製品の高機能化に伴い各種アナログIPにはより高精度・低電力・低コストなどの差異化が求められており、大きくは下記のいずれかをお願いします。
1．GPIO/LVDSやSPMI/I2C/I3C等の通信規格の物理層IPアナログ回路設計
2．PLL/DLL等の位相/遅延フィードバック制御IPアナログ回路設計
3．LDO/チャージポンプ/バイアス回路などの電源IPアナログ回路設計
■想定ポジション
それぞれの開発チームは～３名程度の正社員、および、作業工数に応じた協力会社で構成され、そのリーダーの役割となります。
比較的短期間に製品適用を求められるIP開発・導入となるため、多数関係者へのコミュニケーション能力も発揮できるポジションとなります。
■描けるキャリアパス
例えば様々な分野に応用されている機械学習機能の進化にCiM（Computing in Memory)といったメモリIPベースのIPが注目されています。
将来の製品に欠かせないキラーIPの第一人者として活躍することもできます。
また、スタンダードセルやメモリといったIP開発者、製品化で必要なESD設計者とともに知の共有ができIPライブラリ全体のリーダーとして活躍する事もできます。
さらに優秀な人材には希望に即したJOBローテーションで幅広く活躍してもらう準備があります。
■職場雰囲気
年代層は幅広く、それぞれが多様なバックグラウンドを持つチームです。また、近年は新卒・インターン採用を積極的に行って若返りを図っています。
※本求人はジェネラル・エンプロイメント・コントラクト社員での採用となるため将来的に別の職務領域や技術領域に異動の可能性がございます。
合わせて、全国の支社、工場、営業所への転勤可能性がございます。
- 応募資格
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- 必須
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【必要となるスキル/経験】
■必須
GPIO/LVDSやSPMI/I2C/I3C等の通信規格の物理層IP開発経験者 or 位相/遅延フィードバック制御IP開発経験者 or 電源IP開発経験者
■尚可
特許取得経験あり 海外ベンダーとの協業経験あり
【求める語学力】
■必須
TOEIC 650点以上
■尚可
TOEIC 800点以上
海外ベンダーとの協業経験があると尚可
- 雇用形態
- 正社員（無期）：試用期間3か月（同一条件）
- 勤務地
- 神奈川県厚木市
- 勤務時間
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標準労働時間帯 9：00～17：30（勤務時間：7時間45分 休憩：45分）
フレックスタイム制あり（コアタイム なし）
時間外労働あり
- 年収・給与
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想定年収： リーダー：約950万円～
※経験に応じて要相談
※会社業績や個人評価等に応じて変動します
- 待遇・福利厚生
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社会保険（健康・厚生年金・雇用・労災）
通勤費支給
賞与：年2回支給（6月、12月）
屋内禁煙
- 休日休暇
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完全週休二日制（土日、祝祭日）
フレックスホリデー（個人が設定できる連続休暇制度）、年末年始、慶弔、等
年次有給休暇（初年度6～17日、勤続年数に応じて最大24日）
- 選考プロセス
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書類選考⇒一次面接⇒（適性検査）⇒二次面接⇒内定
※年収通知は二次面接後
（年収は非公開であり、上記年収は想定値）
