募集要項
- 募集背景
-
私たちは、米国発CMOSイメージセンサ、アナログ、タッチ、ディスプレー関連の研究開発日本研究所です。
日本での研究開発機能をさらに強化していくために、
即戦力として活躍していただけるエンジニアを積極的に採用します。
定年が無く、シニア年代でも働き続けられます。
- 仕事内容
-
Verilog、SystemVerilog、and/or SystemC (高位合成) を使用してISPアルゴリズムをHWに実装する責任を負う・Verilog、SystemVerilog、and/or SystemC (高位合成) を使用してISPアルゴリズムをHWに実装する責任を負う
・製品の機能とパフォーマンス要件に基づいて、ゲート数と電力の見積もりも含めてISPハードウェア アーキテクチャを
定義する
・ISPレベルおよびデジタルシステムレベルでロジックを検証する
・設計を最適化してゲート数を減らし、低消費電力を実現する
・ISPアルゴリズムチーム、他のサイトのISP設計リーダー、デジタルシステム設計チームと緊密に連携してISP設計を推
進する
- 応募資格
-
- 必須
-
・デジタル設計と検証における 7 年以上の経験
・カメラ画像信号処理に関する経験・知識
・C/C++プログラミングの経験・知識
・シリコン上のデジタルシステムを開発する技術リーダーとしての経験
・強力なデバッグスキルと問題解決スキル
・良好なコミュニケーションと対人スキル
・結果志向で変化行動を受け入れる
・語学力：日本語ビジネス、英語ビジネス
- 歓迎
-
・高位合成の経験・知識
・CMOSイメージセンサに関する経験・知識
・プロジェクトマネジメント/ピープルマネジメントの経験/スキル
- フィットする人物像
-
・これまでの専門のみに拘わらず、新しいことにも積極的に取り組める方
・協調性があり、チームメンバーとコミュニケーションを取りつつ仕事を進めて行ける方
- 雇用形態
- 正社員
- 勤務地
-
神奈川県
京都四条
- 勤務時間
- 標準労働時間帯 9:00-18：00（勤務時間8時間 休憩60分）、フレックスタイム制有り
- 年収・給与
- 700万円 ～ 1500万円
- 待遇・福利厚生
-
試用期間 3か月間
給与 年棒制（月額給与；年棒を12分割）
経験や能力を考慮の上、当社規定により決定いたします。
通勤費を別途支給いたします。
昇給 年1回
賞与、退職金は年棒に含まれます。
社会保険；健康保険、厚生年金保険、雇用保険、労災保険
定年無し
- 休日休暇
-
休日 土日、祝日
休暇 年次有給休暇（初年度入社6か月後に10日付与、傷病休暇10日）
- 選考プロセス
-
〔書類選考〕⇒〔面接2～3回〕⇒〔内定〕
〔応募書類〕；英文の履歴書及び職務経歴書
