募集要項
- 仕事内容
-
下記、いずれかの業務を担当していただきます。
・高速インターフェースのLink(プロトコル)層の回路設計:仕様策定、回路アーキテクチャの考案と回路設計、検証、評価まで一連の開発業務を担当します。海外企業との規格の協議に参加する場合もあります。
・信号処理回路開発:イメージセンサ製品の差異化を担うアルゴリズムの開発とその回路の設計・検証を担当します。アナログ設計者との連携で業務を進めていきます。
・超低消費電力設計技術の開発:デジタル回路の超低消費電力化を実現するための技術開発を行います。
- 応募資格
-
- 必須
-
■必須:
デジタル回路設計・検証スキル。
具体的にはVerilog-HDL/SystemC等によるHW設計スキル、C/C++等によるreference simulator開発スキル、検証戦略を考案できるスキル、及びUnix/LinuxのOSやツールを使いこなせる方。
■必須:
業務に関する英語のドキュメントを読んで理解できる方。
- 歓迎
-
■尚可:
・高速インターフェースの規格書(英語)を読んで、回路アーキテクチャを考案できる方。
・回路規模・消費電力を意識して信号処理アルゴリズムの回路を最適化できる方。
・回路図を用いた論理回路設計の経験のある方。
・クロックツリー、Timingマージンなど、後工程についての一定の知識のある方。
■尚可:
海外の関連会社や研究機関・企業との技術的な議論や共同開発ができる英語力
- 募集年齢(年齢制限理由)
- ~35歳まで (特定年齢層の特定職種の労働者が相当程度少ないため)
- フィットする人物像
-
■必須:
・前向きで自律的に業務を進められる方。誠実さと論理性。
■尚可:
・新しい技術に挑戦し、困難を乗り越えて技術を実現する実力の有る方。
・新しいものにアグレッシブに挑戦する気概をお持ちで、周囲を巻き込みながらリードして大きな目標を達成できる方。
・専門領域や組織を越えて、協調しながら、リードして業務を進めるバイタリティのある方。
- 雇用形態
- 正社員
- 勤務地
- 神奈川県
- 勤務時間
-
勤務時間は7時間45分 (標準労働時間帯 9:00~17:30)
コアタイム 9:30~15:30として出勤退勤時間を選択できる月間フレックスタイム制あり
- 年収・給与
- 600万円 ~ 799万円
- 待遇・福利厚生
-
社会保険完備 (健康・厚生年金・雇用・労災)、財形貯蓄制度、社員持株会、独身寮など
自分のライフスタイルにあった福利厚生を、数多くのプログラムの中から自分の意思で選択することが可能です。
- 休日休暇
-
完全週休2日制 (土・日)、フレックスホリデー (個人が設定できる連続休暇制度)、年末年始休暇、会社休日 (年間125日/2017年) 、年次有給休暇 (初年度17日、最大24日)
年間休暇平均取得日数 平均20日