募集要項
- 募集背景
- 組織体制強化のための募集です。
- 仕事内容
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同社製品に搭載されるFPGAやデジタル/アナログLSIの回路設計、設計プロセス改善に取組み、同社製品の付加価値向上に貢献する役割を担当いただきます。
【業務詳細】
■デジタル回路設計技術者
VerilogおよびSystemVerilogを用いたデジタル回路設計検証を主として、ASIC/FPGAの仕様設計や開発管理含めた開発全般に関わる業務を担当して頂きます。
■アナログ回路設計技術者
EDAツールを用いたアナログ回路・レイアウト設計を主として、ASICの仕様設計や開発管理、テスト開発を含めた開発全般に関わる業務を担当して頂きます。
【使用言語、環境、ツール、資格等）
■デジタル回路設計技術者
ツール：Siemens/Synopsys/Cadence、AMD-Xilinx/Intel/Lattice/Microchipのうち2種以上
言語：Verilog/SystemVerilog/C
■アナログ回路設計技術者
ツール：Cadence社EDA
【将来的に従事する可能性のある仕事内容】
同社業務全般
【所属部署情報】
ＬＳＩ応用技術推進部への配属です。
組織構成：ＳＩ応用技術推進部(34名)
- 応募資格
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- 必須
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【必須要件】
・LSIの設計開発職として3年以上の経験
- 雇用形態
- 正社員
- 勤務地
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勤務地：兵庫県尼崎市塚口本町
アクセス：JR猪名寺駅、塚口駅から15分
＜将来的に勤務する可能性のある場所＞
本社および全ての支社、営業所
＜受動喫煙防止策＞
屋内全面禁煙、屋外に喫煙所を設置
- 勤務時間
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フレックスタイム制
1日の標準労働時間: 7時間45分
休憩時間: 45分
コアタイム: あり11:15～14:00
時間外労働: あり月平均残業時間 20時間～30時間
- 年収・給与
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年収400～1060 万円 月給制 基本給230000円
残業代 全額支給
通勤手当あり 実費支給
- 待遇・福利厚生
- 寮、社宅、家賃補助制度、財形貯蓄、住宅融資、社員持株会、社員互助会、保養所、契約リゾート施設、スポーツ施設など
- 休日休暇
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【年間休日】124日
【休日内訳】完全週休2日制 土曜日,日曜日,祝日,GW休暇,夏季休暇,年末年始休暇
- 選考プロセス
- 書類選考→面接2回(筆記試験あり)
